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Duda con Conexiones LCD

 
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AeNeK
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MensajePublicado: Mar, 09 Dic 2014 7:46 pm    Asunto: Duda con Conexiones LCD Responder citando

Muy buenas a todos,

he visto varios hilos en el foro sobre Datasheet, Pantallas LCD y conexiones, y algunas cosas más pero no termino de aclararme.

Soy nuevo en esto y en este foro y me gustaría identificar como irían los cable conectados y que función hacen con respecto a otro dispositivo.

*Por ejemplo: Usar la vieja TFT como segunda pantalla, y sacarle una conexión VGA.

También me asalta la duda de como se verá, y si es posible hacerlo ya que por ahí he leído que algunas se quedan en color 24bits.

¿Como consigo saber cual de los cables que van al Inverter son los de corriente y para que sirven los de el otro extremo que van conectados al conector de 30 pines?

Tengo una TFT-LCD de 15.4" WXGA Color , Modelo B154EW02 V6(HW 0A).

--------------------------------------------
DATASHEET

LVDS is a differential signal technology for LCD interface and high speed data transfer device.
PIN# Signal Name Description
1 GND Ground
2 VDD +3.3V Power Supply
3 VDD +3.3V Power Supply
4 VEDID +3.3V EDID Power
5 NC No Connection (Reserve for AUO test)
6 CLKEDID EDID Clock Input
7 DATAEDID EDID Data Input
8 RxIN0- LVDS differential data input(R0-R5, G0)
9 RxIN0+ LVDS differential data input(R0-R5, G0)
10 GND Ground
11 RxIN1- LVDS differential data input(G1-G5, B0-B1)
12 RxIN1+ LVDS differential data input(G1-G5, B0-B1)
13 GND Ground
14 RxIN2- LVDS differential data input(B2-B5, HS, VS, DE)
15 RxIN2+ LVDS differential data input(B2-B5, HS, VS, DE)
16 GND Ground
17 RxCLKIN- LVDS differential clock input
18 RxCLKIN+ LVDS differential clock input
19 GND Ground
20 NC No Connection (Reserve for AUO test)
21 NC No Connection (Reserve for AUO test)
22 GND Ground
23 NC No Connection (Reserve for AUO test)
24 NC No Connection (Reserve for AUO test)
25 GND Ground
26 NC No Connection (Reserve for AUO test)
27 NC No Connection (Reserve for AUO test)
28 NC No Connection (Reserve for AUO test)
29 NC No Connection (Reserve for AUO test)
30 NC No Connection (Reserve for AUO test)
------------------------------------------------------

Bueno todo esto es porque ando detrás de un Mod de consola portátil, y habla de los cables Green, Blue, Red, HSync y VSync, estos dos últimos tampoco logro averiguar cuales son.

Muchas gracias de nuevo por vuestro tiempo y espero que se pueda ayudar en algo o al menos ponerme en el camino.

Un saludo.
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alvaro
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MensajePublicado: Vie, 26 Dic 2014 12:37 am    Asunto: Responder citando

Los paneles TFT usan el sistema LVDS por lo que no puedes conectarlos directamente sin al menos usar una placa paara cobvertir la señal (que no suelen ser baratas)

Saludos.
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ibai
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Mensajes: 1

MensajePublicado: Lun, 29 Dic 2014 8:04 pm    Asunto: Responder citando

Buenas.

Yo también soy nuevo en esto, y quería hacer algo similar a lo que dice OP, por lo que lo pondré aquí en vez de abrir un nuevo tema.

Lo que yo tengo es un DVD portátil con una pantalla TFT de 7". Quería usarlo como segunda pantalla para mi PC, pero resulta que no tiene input, por lo que voy a tener que apañarlo.

El DVD trae la placa para convertir la señal que comenta alvaro. He encontrado el datasheet del chip que lleva, y creo que sabría cómo hacer para meterle la señal por S-Video (básicamente ver por dónde acaban saliendo de la placa el PIN#21 y #14, y soldar un conector), lo mismo para component y demás señales analógicas.

Sin embargo, tengo la desgracia de que mi gráfica solo tiene puertos HDMI y DVI. Se me ha ocurrido que podría usar un cable HDMI>VGA y conectar los pines del VGA a los cables correspondientes. Me da la sensación de que se podría, por lo de "VGA input H sync" y "V sync", pero no encuentro cuáles serían los RGB en ese caso. ¿Es posible esto que planteo?

Este es el datasheet del chip, por lo que se ve es bastante completo, pero vamos, que yo no entiendo de estas cosas de vídeo así que ni idea Riendo

Este es el "pin assignment" del data sheet, os paso también el enlace para descargar el PDF entero: http://www.datasheet4u.com/download.php?id=652808
Código:
VP77

Video Decoder for Portable LCD Display
Version: 0.96
Date: Apr. 7, 2005

DATA SHEET>PIN ASSIGNMENT:

PIN NAME   |PIN TYPE   |PIN# DESCRIPTION
COMP_Y     |A          |13          |Y of Component video
Y          |A          |14          |Luma of S-Video Input
CVBS1      |A          |15          |Composite video input 1
RAIN       |A          |16          |Red Channel Analog Input
RMIDBYPASS |A          |18          |R channel internal midscale voltage bypass  (default to be ground)
CB         |A          |20          |CB of Component video
C          |A          |21          |Chroma of S-Video Input
CVBS2      |A          |22          |Composite video input 2
GAIN       |A          |23          |Green Channel Analog Input
GMIDBYPASS |A          |26          |G channel internal midscale voltage bypass (default to be ground)
CR         |A          |28          |CR of Component video
BAIN       |A          |29          |Blue Channel Analog Input
BMIDBYPASS |A          |30          |B channel internal midscale voltage bypass (default to be ground)
SOGIN      |A          |24          |Sync-on-Green slicer input
REFBYPASS  |A          |31          |Internal reference bypass FILT A 34 External filter connection for PLL
DHS        |I(SMT, PD) |127         |VGA input H sync
DVS        |I(SMT, PD) |126         |VGA input V sync
VOUT       |A          |12          |Buffered composite video output
TPAD       |A          |35          |Test mode output     
C_VS/OVR   |IO(PD4)    |44          |Vertical sync of video port / Overlay color select R input of external OSD
C_HS/OVG   |IO(PD4)    |45          |Horizontal sync of video port / Overlay color select G input of external OSD
C_FID/OVB  |IO(PD4)    |43          |Field ID/ Overlay color select B input of external OSD
C_CLK/OVCLK|IO(PD4)    |46          |Clock for video port/ Overlay clock of external OSD
C_D[7:4],  |           |54~51,      |YUV data of video port bit 7~0/       
C_D3/OVS,  |           |50,         |YUV bit-3 alternative to Overlay VSYNC of ext-OSD/
C_D2/OHS,  |IO(PD4)    |49,         |YUV bit-2 alternative to Overlay HSYNC of ext-OSD/
C_D1/OVI,  |           |48,         |YUV bit-1 alternative to Overlay intensity of ext- OSD/
C_D0/OVFB  |           |47,         |YUV bit-0alternative to Overlay fast blanking of ext-OSD
SDA        |IO(SMT,PU4)|4           |Serial I/F data in/out
SCL        |IO(SMT,PU4)|3           |Serial I/F clock
IICADRSEL  |I(PD)      |8           |Serial I/F sub-address setting   
TESTA      |I(PD)      |39          |Test pin A
TESTS      |I(PD)      |40          |Test pin S     
XTAL1      |I          |66          |Input external free-run clock of 20 MHz
XTAL2      |O          |65          |Output external free-run clock of 20 MHz
RSTN       |I(SMT)     |5           |Reset signal (active low)     
PWM1       |O(PD4)     |77          |PWM output 1
PWM2       |O(PD4)     |78          |PWM output 2
PWM3       |O(PD4)     |79          |PWM output 3
DCPWM1     |O(PD4)     |80          |DC-DC control PWM output 1
DCPWM2     |O(PD4)     |81          |DC-DC control PWM output 2
DCPWM3     |O(PD4)     |82          |DC-DC control PWM output 3
DCFBK1     |A          |83          |DC-DC feedback input 1
DCFBK2     |A          |84          |DC-DC feedback input 2
DCFBK3     |A          |85          |DC-DC feedback input 3     
INTN       |O(PU8)     |72          |Interrupt to host (active low)     
CPH1       |O(PD4)     |97          |Clock phase 1 output for sourced river IC
P_STHL     |O(PD4)     |64          |Start pulse for source driver IC; Active when scan from L to R, and tri-state when scan from R to L
P_STHR     |O(PD4)     |63          |Start pulse for source driver IC; Active when scan from R to L, and tri-state when scan from L to R
P_CLKV     |O(PD4)     |62          |Clock for gate driver IC
P_STVU     |O(PD4)     |61          |Start pulse for gate driver; Active when scan from U to D, and tri-state when scan from D to U
P_STVD     |O(PD4)     |60          |Start pulse for gate driver; Active when scan from D to U, and tri-state when scan from U to D
P_LP/OEH   |O(PD4)     |59          |Latch pulse for source driver IC
P_POL/PFRP |I(PD4)     |58          |Polarity for source driver IC
P_HME      |O(PD4)     |57          |Data inversion control for source driver IC
P_GP1/OEV  |O(PD4)     |69          |TCON GPO1
P_GP2/Q1H  |O(PD4)     |68          |TCON GPO2
P_GP3      |O(PD4)     |67          |TCON GPO3
NC         |O(PD4)     |1           |No connection
NC         |O(PD4)     |2           |No connection
NC         |O(PD4)     |128         |No connection
CPH2       |O(PD4)     |99          |Clock phase 2 for source driver IC 
CPH3       |O(PD4)     |98          |Clock phase 3 for source driver IC
NC         |           |105~100     |No connection
NC         |           |115~108     |No connection
NC         |           |125~118     |No connection     
DAC_R      |A          |90          |Red channel DAC output
DAC_G      |A          |93          |Green channel DAC output
DAC_B      |A          |94          |Blue channel DAC output
DAC_REXT   |A          |88          |External resistor input for DAC
DAC_COMP   |A          |89          |Compensation pin of DAC     
VCCA_DAC1  |P          |86          |Dedicated Analog VCC (3.3V) for DAC
VSSA_DAC1  |P          |87          |Dedicated Analog Ground for DAC
VCCA_DAC2  |P          |91          |Dedicated Analog VCC (3.3V) for DAC 
VSSA_DAC2  |P          |92          |Dedicated Analog Ground for DAC
VCCA_DAC3  |P          |95          |Dedicated Analog VCC (3.3V) for DAC
VSSA_DAC3  |P          |96          |Dedicated Analog Ground for DAC
VCCA25_PLL |P          |73          |Analog VDD (2.5V) for PLL clock generator
VSSA25_PLL |P          |74          |Analog Ground for PLL clock generator
VCCDP33_ADC|P          |37          |ADC/PLL digital core (3.3V)
VSSDP_ADC  |P          |38          |ADC/PLL digital core ground
VCCAP33_ADC|P          |33          |ADC/PLL analog core (3.3V)
VSSAP_ADC  |P          |36          |ADC/PLL analog core ground
VCCA33_ADC |P          |11,19,27    |AVDD (3.3V) for ADC analog core
VSSA_ADC   |P          |17,25,32    |Ground for ADC analog core
VDD33      |P          |6,55,76,117 |VDD (3.3V) for IO
VSS33      |P          |5,56,75,116 |Ground for IO
VDD25      |P          |9,42,71,107 |VDD (2.5V) for digital core
VSS25      |P          |10,41,70,106|Ground for digital core

CHULETA:
- SMT: Schmitt Trigger in input
- I: Input
- O: Output
- IO: In/out
- OD: Open-drain
- PU: Pull-up in input (not valid for chip external)
- PD: Pull-down in input (not valid for chip external)
- PD4: Pull-down with 4 mA driving capability in output
- PU4: Pull-up with 4 mA driving capability in output
- PU8: Pull-up with 8 mA driving capability in output
- P: Power
- A: Analog IO
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alvaro
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MensajePublicado: Mar, 30 Dic 2014 7:32 pm    Asunto: Responder citando

Puedes usar un DVI a VGA y de ese modo si tienes los RGB.

Saludos.
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